CFET（Complementary FET）とは？構造・メリット・課題を解説

2026.04.06

CFET（Complementary FET）は、CMOSを構成するnFETとpFETを上下に積層して一体化し、セル面積の縮小と性能・電力効率の改善を狙う次世代トランジスタ構造です。

プレーナMOSFETからFinFET、そしてGAAへと進んできた微細化は、素子の静電制御だけでなく、配線や電力供給の制約が支配的になりつつあります。そのため、トランジスタ単体を小さくするだけでなく、CMOSセル全体を小さくする発想が重要になっています。

本記事では、CFETの基本概念から、採用が検討される背景、代表的な製造アプローチ、実用化に向けた課題、FinFETやGAAとの比較までを体系的に整理します。

トランジスタ技術の進化：プレーナMOSFET・FinFET・GAA・CFET

CFETを理解するには、MOSFETの基本と、微細化に伴って2次元から3次元へと構造が変遷してきた理由を押さえる必要があります。

半導体のロジック回路は、オンとオフを切り替えるスイッチとしてトランジスタを膨大に並べ、配線でつないで機能します。微細化はスイッチ自体を小さくして数を増やすだけでなく、スイッチ間の配線を短くして遅延や消費電力を減らす効果も狙ってきました。

しかし、寸法が小さくなるほど、漏れ電流が増えたり、しきい値のばらつきが増えたりして、ゲートでチャネルを強く支配できないことが問題になります。その対策として、チャネルを立体化し、ゲートがより多くの面から包み込む方向に構造が進化してきました。

FinFETやGAAは主に素子単体の静電制御性を高める進化ですが、CFETはさらに一歩進んで、CMOSを構成するnFETとpFETの配置そのものを3次元化します。つまり、微細化の主戦場がトランジスタの形だけでなく、CMOSセルの作り方へ移っていると捉えると理解しやすくなります。

MOSFETとCMOSの基本

MOSFETは、ソースとドレインの間にできる電流の通り道（チャネル）を、ゲート電圧で作ったり消したりしてオンとオフを切り替える素子です。オンのときは電流が流れて論理の1や0を表し、オフのときは電流を止めて状態を分けます。

CMOSは、nMOS（nFET）とpMOS（pFET）を相補に組み合わせ、片方がオンのときもう片方がオフになるように作る方式です。理想的にはスイッチが切り替わる瞬間以外に大きな直流電流が流れにくく、低消費電力と安定した論理動作を両立できます。

実装では、回路を構成する基本単位としてスタンダードセルが用いられ、セルの高さや配線トラック数が面積と性能を大きく左右します。微細化が進むほど、トランジスタそのものよりも、セルとしてどう詰めるか、どう配線するかが効いてくるため、CMOSセル視点の技術が重要になります。

FinFETが必要になった理由

プレーナMOSFETでは、チャネルが基板表面に広がる2次元構造のため、ゲートでの制御が弱くなると短チャネル効果が出やすくなります。結果としてオフ時のリークが増え、電圧を下げにくくなり、性能と電力の両立が難しくなりました。

FinFETは、チャネルをフィン状に立ち上げ、ゲートが側面も含めて包み込むことで、チャネルへの支配力を強めます。これにより、同じ微細化でもオン電流を確保しつつ、オフリークを抑えやすくなりました。

一方で、フィン形成や寸法制御、ばらつき管理が難しくなり、工程は複雑化します。それでもFinFETが広く採用されたのは、プレーナの延命策だけではスケーリングが成立しなくなったためであり、構造刷新が性能と電力を守る現実的な選択だったからです。

GAA（Gate-All-Around）とは

GAAは、ナノシートやナノワイヤのような細いチャネルを作り、その全周をゲートが囲む構造です。ゲートが四方からチャネルを制御できるため、静電制御性がさらに高まり、オフリーク低減や低電圧動作に有利になります。

FinFETではフィンの幅や高さ、複数フィンの本数で電流量を稼ぎますが、微細化が進むと形状制御の余裕が減ります。GAAはチャネルを薄いシートとして複数枚積む設計ができ、スケーリング時に設計自由度を持ちやすい点も特徴です。

GAAはすでに先端ロジック世代で導入が進み、2nm級を含む今後の微細化で重要な構造と位置づけられています。ただしGAAでもnFETとpFETは基本的に横並びで配置されるため、セル面積の壁が次の課題として残り、そこにCFETが登場します。

CFETの概要：上下積層でCMOSを作る発想

CFETは、従来横並びだったnFETとpFETを縦方向に重ね、CMOSを3次元化してセル密度を上げるアプローチです。

従来のCMOSは、nFET領域とpFET領域を同一平面上に並べ、配線でつないで1つのゲートを作ります。この横並び配置は設計や製造の見通しが良い一方、微細化が進むほど横方向の占有が効いてセル面積が下がりにくくなります。

CFETは、この横方向の占有を縦方向の積層で置き換えます。nFETとpFETを上下に配置できれば、同じ論理機能をより小さなフットプリントで実現でき、結果として密度、性能、電力の改善が狙えます。

重要なのは、CFETの価値がトランジスタ単体の性能向上というより、CMOSセルと局所配線を含めた実効的な縮小にある点です。素子が少し良くなるより、セルが詰まって配線が短くなる方が、システムとして効きやすい局面に来ています。

CFETの構造と動作原理（nFET/pFETの縦積み）

CFETでは、上層にpFET、下層にnFET（またはその逆）を配置し、必要な端子をコンタクトで取り出してCMOSとして動作させます。モノリシック型とシークエンシャル型で形成方法は異なりますが、ゲートやチャネルにはGAA系のナノシート構造が想定され、上下それぞれの素子で高い静電制御性を確保します。

縦積みによりnFETとpFETの横方向の間隔を削減し、セル内接続を短くできる可能性があります。これによりRC遅延の低減が期待されますが、実際の効果はコンタクトや配線構造、寄生容量に左右されます。

また、デバイス間の距離が近づくことで寄生の設計はよりシビアになりますが、同時に「寄生を減らせば効果が出る場所」も局所に集中します。つまり、CFETは素子構造だけでなく、コンタクト配置や層間の取り回し設計が性能を決める構造だと言えます。

CFETのメリット：セル面積・性能・電力への効果

最大のメリットは、スタンダードセルのフットプリント縮小です。横に並べていたnFETとpFETを上下に重ねることで、同じセル高さやトラック制約でも横方向の占有を減らし、さらなるセルハイト低減や密度向上の余地を作ります。

性能面では、局所配線が短くなることでRC遅延が減り、同一面積あたりの実効性能を上げやすくなります。近年のロジックでは配線遅延の比率が大きいため、素子単体の改善よりも、セル内配線の短縮が効く場面が増えています。

電力面では、リークを抑えやすいGAA系の特性に加え、配線容量の削減でスイッチング電力が下がることが期待されます。CFETは「素子が省電力」だけでなく、「配線込みで省電力」を実現しやすい点が実装上の価値になります。

CFET採用の背景：微細化限界と集積密度の要求

従来のスケーリング手法だけでは性能・電力・面積の同時改善が難しくなり、CMOSセル全体を3次元で詰めるCFETが候補に上がっています。

微細化は長く、ゲート長や配線ピッチを縮めることで性能と密度を上げてきました。しかし、寸法が極端に小さくなると、トランジスタの静電制御、コンタクト抵抗、配線抵抗、電力供給の電圧降下などが同時に厳しくなり、単純に縮めるだけではメリットが出にくくなります。

特にロジックでは、CMOSを作るためにnFETとpFETを並べ、間隔を取り、コンタクトを打ち、局所配線で接続する必要があります。ここがセル面積の下限を作りやすく、素子のスケーリング余地が残っていても、セルとしては詰まらないという現象が起きます。

CFETはこのボトルネックに対し、面内の制約を縦方向へ逃がすアプローチです。3次元化は工程や設計を難しくしますが、密度要求が強い領域では、難しさを受け入れてでもセルレベルの縮小を取りに行く必然性が高まっています。

CFETの製造方法の要点（プロセスフローと選択肢）

CFETは上下にn/pを作り込むため、形成順序、熱予算、接合・アライメント、コンタクト形成などで複数のプロセス選択肢が検討されています。

CFETの製造で中心になる論点は、上層と下層のトランジスタをどう作り分け、どうつなぐかです。上下を順番に作る場合、先に作った層が後工程の熱や加工ダメージに耐えられる必要があり、許容できる熱予算が厳しくなります。

代表的には、上下のチャネルを同一の積層構造として形成するモノリシックCFETと、下層素子をコンタクトまで形成した後、ウェーハ転写などで上層用の半導体層を設け、その上に上層素子を形成するシークエンシャルCFETが検討されています。モノリシック型は高アスペクト比構造の加工が難しく、シークエンシャル型は上層工程を比較的独立に最適化できる一方、層転写、接合品質、熱予算、位置合わせ、コストが課題です。

いずれの方式でも、上下層からソース・ドレイン・ゲートを確実に引き出し、寄生抵抗と寄生容量を抑えたコンタクト構造を成立させることが鍵です。CFETの量産性は、トランジスタ形成そのものだけでなく、コンタクトと層間接続をどれだけ安定に作れるかに大きく依存します。

CFET実用化の課題：プロセス難易度・熱・歩留まり・配線

CFETはメリットが大きい一方、縦積みに伴う工程増・熱制約・欠陥リスク・配線設計の難化など、量産でのハードルが高い技術です。

CFETは上下に素子を持つため、工程数が増え、各工程のばらつきが積み重なりやすくなります。特に上下層の寸法ばらつきや位置ずれは、特性差や寄生増大として現れ、回路としてのマージンを削ります。つまり、単体素子の目標値だけでなく、上下の整合性まで含めた管理が必要になります。

熱の扱いも重要です。後から作る層のために高温工程を使うと先に作った層が劣化し、逆に温度を下げると材料品質や活性化が不利になる場合があります。熱予算の制約は、材料選定、ソース・ドレイン形成、コンタクト抵抗低減の手段を狭めるため、プロセス統合の難度を上げます。

さらに歩留まりの観点では、上下積層によって欠陥発生点が増え、検査と解析も難しくなります。CFETは密度向上で得られる価値が大きい反面、歩留まりが崩れるとコストが急激に悪化するため、設計と製造が協調してマージン設計や冗長性、検査戦略を作ることが現実的な前提になります。

配線技術の革新とCFETの関係（BEOL・3D配線）

CFETはセルのフットプリントを縮められる一方で、セル周辺の配線混雑が増えやすく、BEOLの抵抗と容量が性能を縛りやすくなります。つまり、CFETを入れても配線側が追いつかなければ、密度は上がっても速度や電力が期待通りに改善しない可能性があります。

効果を最大化するには、ローカル配線の短縮を実際の遅延削減につなげるために、層間ビアやコンタクトの構造最適化が不可欠です。上下層の端子を取り回す経路が長いと、積層のメリットが寄生で相殺されるため、3次元接続を前提とした配線アーキテクチャが求められます。

また、電力供給網の進化とも整合が必要です。信号配線と電力配線の干渉や電圧降下が深刻化しているため、裏面電源供給のように電力を別経路で供給する考え方は、CFETの高密度化と相性が良い方向にあります。CFETは配線と電力供給の設計まで含めて成立する技術だと捉えるのが現実的です。

FinFET・GAA・CFETの比較まとめ

FinFET→GAA→CFETは、ゲート制御性の強化からCMOSセルの3次元化へと主戦場が移っていく流れとして理解すると整理しやすくなります。

FinFETはプレーナの限界に対し、ゲートがチャネルをより包み込むことで短チャネル効果を抑え、性能と電力を維持するための構造でした。焦点は主に素子単体の制御性であり、設計側は既存のCMOS配置を前提に最適化を進められました。

GAAはその延長で、ゲートが全周を囲むことで静電制御性をさらに高め、リーク低減や低電圧化に有利です。ナノシートの積層で電流量を設計できるため、スケーリングに対する耐性も高まりますが、nFETとpFETが横並びである限り、セル面積の壁が残ります。

CFETは、素子の制御性強化だけではなく、n/pの配置そのものを縦積みにしてセルを詰める点が本質です。比較軸を素子性能だけに置くと違いが見えにくく、セル面積、局所配線、電力供給まで含めた実効指標で評価する必要があります。

まとめ：CFETが次世代ロジックに与えるインパクト

CFETはトランジスタの形の刷新であると同時に、配線・電力供給・設計手法まで含めたロジック微細化の次の打ち手です。

CFETの狙いは、nFETとpFETを上下に重ねることで、CMOSセルの面積を根本から縮め、配線を短くして性能と電力を同時に改善することにあります。微細化が進むほど配線や電力供給の制約が強くなるため、セルと配線をセットで最適化できるCFETの価値は相対的に高まります。

一方で、上下積層は工程と設計を難しくし、熱予算、アライメント、コンタクト、歩留まりといった量産課題を増やします。CFETが現実の製品になるには、デバイス構造の確立だけでなく、BEOLや電力供給網、検査・解析、設計フローまで含めた総合最適化が必要です。

FinFETからGAAへが素子制御の進化だとすれば、CFETはCMOSそのものの3次元化による集積の進化です。次世代ロジックでは、トランジスタと配線を切り分けず、チップ全体のボトルネックを見て技術を組み合わせる流れがさらに強まっていきます。