0.7ナノ半導体とは何か
0.7ナノ（0.7nm）という言葉は、最先端ロジック半導体の“次の次”の世代として語られることが増えていますが、実際には単純に寸法が0.7nmになるという意味ではありません。
本記事では、ノード/ナノ世代の意味を整理した上で、0.7ナノ世代で中核になると目されるCFET（Complementary FET）の概念、TSMCやimecが示した研究成果、2030年代の量産ロードマップ、そして実現に立ちはだかる課題を体系的に解説します。
0.7ナノ半導体を理解する近道は、トランジスタの構造変化だけでなく、配線や露光、設計手法まで含めた「全体最適」の話として捉えることです。
0.7ナノで何が変わるのか
0.7ナノ世代で期待されるのは“さらに小さく”だけではなく、3次元化による高密度化と、性能/電力/面積（PPA）の同時改善です。
0.7ナノ半導体での変化は、トランジスタを単に縮める発想から、限られた面積により多くの機能を入れる発想へ重心が移る点にあります。これまでの世代でも微細化は続いていますが、効果が得られる範囲がだんだん狭くなり、同じ努力で伸びる性能が小さくなってきました。
鍵になるのが3次元化です。平面上で部品を詰め込むだけでは配線が混み合い、電気の抵抗や遅延が増えやすくなります。そこで、デバイスや配線の配置を立体的に再設計し、短い配線で信号を運べるようにして、速度と電力の両面で有利にする狙いがあります。
もう一つの大きな変化は、PPAの評価がよりシビアになることです。面積だけ小さくしても、消費電力が増えれば発熱で性能を維持できません。逆に性能だけ上げてもコストや歩留まりが崩れると量産できません。0.7ナノ世代は、性能だけの競争ではなく、製造可能性と設計しやすさを含めて勝負する段階に入ります。
微細化の前提：ナノ世代と「ノード」の意味
近年の「○nm」は、必ずしもゲート長など単一の物理寸法を指さず、世代や設計ルールの集合（マーケティング上の呼称を含む）として使われています。
0.7ナノ半導体という表現で最初につまずきやすいのが、「本当に0.7nmの長さを作るのか」という疑問です。現在のノード名は、特定の寸法をそのまま表すものではなく、同じ世代として提供されるトランジスタ構造、配線ルール、設計環境、期待できるPPAの水準をまとめた呼び名として扱われています。
そのため、企業やファウンドリによって同じ“nm表記”でも実態が完全に一致するわけではありません。重要なのは名前ではなく、ゲートピッチや配線ピッチ、トランジスタ密度、そして実際の回路でどれだけ速く・低電力で動くかです。
0.7nmはしばしばA7（7オングストローム）世代として語られ、次のトランジスタ構造の導入タイミングと結び付けて議論されます。つまり、0.7ナノは寸法の単位というより、技術の段差を表す合図だと理解すると、ニュースやロードマップの読み解きが楽になります。
0.7ナノの中心技術CFETとは
0.7ナノ世代の中核候補として注目されるCFETは、nFETとpFETを縦方向に積層し、従来の平面方向スケーリングの限界を3次元化で突破するアプローチです。
CFETは、CMOS回路を構成するnFETとpFETを上下に重ねて置くことで、同じ面積でより多くのトランジスタを配置できる考え方です。これまでの世代では、nFETとpFETは基本的に横に並べて配置してきましたが、横方向の詰め込みが難しくなったことで、縦方向を使う価値が急速に高まっています。
0.7ナノ世代でCFETが注目される理由は、トランジスタそのもののスイッチ性能だけでなく、セル面積の削減と配線の短縮が同時に狙えるからです。配線が短くなれば、抵抗や容量による遅延が減り、同じ性能なら電力を下げやすくなります。
一方でCFETは、単に積めば良いほど単純ではありません。上下のデバイスをどう作り分け、どうつなぎ、どう熱を逃がし、量産歩留まりをどう確保するかが難所になります。ここを突破するために、GAAなどの次世代トランジスタと製造技術を組み合わせた検討が進んでいます。
CFETが必要になる理由：FinFET/GAAの次
FinFETは平面トランジスタよりゲートでチャネルを包み込みやすく、微細化の主役になりました。次のGAA（ナノシート）は、さらにチャネルをゲートで取り囲み、短チャネル化でも制御性を維持しやすい構造として導入が進んでいます。
しかし、GAAへ移行しても問題が自動的に消えるわけではありません。微細化が進むほど、配線遅延の比率が増え、トランジスタを速くしても全体の速度が伸びにくくなります。また、同じ面積に回路を詰めることで電力密度が上がり、熱がボトルネックになりやすくなります。
さらに、横方向スケーリングは製造難易度が跳ね上がります。パターニングが複雑化し、寸法ばらつきが増えると、設計上の余裕を多く取らざるを得ず、密度向上が鈍ります。歩留まり面でも小さな欠陥が致命傷になりやすく、コストが上がります。
こうした背景から、横方向の詰め込みだけに依存せず、縦方向を使って面積効率と配線効率を同時に上げる3D化が必然と見なされ、その代表格としてCFETが次の候補に挙がっています。
CFETの基本構造：nFETとpFETの積層
CFETの基本は、nFET（nMOS）とpFET（pMOS）を上下に積層し、同じフットプリントの中にCMOSの対を収めることです。従来は横に並べていたため、セルの横幅が効いていましたが、積層によりセル面積を縮める余地が生まれます。
積層すると重要になるのが、上下デバイスへの電気的な接続です。ゲート、ソース/ドレイン、コンタクトの取り回しが複雑になり、単純な配線では済みません。特にコンタクト抵抗は小さな寸法で支配的になりやすく、積層のメリットを打ち消す要因にもなるため、構造と材料の両面で工夫が必要です。
CFETはGAA系の延長線上で語られることが多く、上下それぞれのデバイスがナノシートやナノワイヤのようにゲートで囲まれた形になる設計が検討されます。言い換えると、GAAで確立したチャネル形成やゲート制御の技術を土台にしつつ、配置を縦に広げて密度を稼ぐアーキテクチャがCFETです。
セル面積削減は、回路の並べ方にも影響します。同じ論理機能をより小さく作れれば、同じチップ面積でコア数やキャッシュを増やせますが、成立には標準セルやSRAMのレイアウトがCFET前提で作り直されることが欠かせません。
CFETでの性能・消費電力の狙い
CFETの狙いは、トランジスタ密度を上げること自体と、その結果として配線を短くできることの二重取りにあります。回路の占有面積が小さくなると、同じ機能ブロックでも信号の移動距離を縮めやすくなり、配線容量や抵抗に起因する遅延と電力を下げられます。
性能指標の見方としてよく使われるのが、リングオシレーターの動作です。これは複数のインバータを環状につないだ単純な回路で、発振周波数が高いほどスイッチングが速い目安になります。同時に、所定の周波数でどれだけ電力が必要かを見ることで、速度と電力のトレードオフを比較しやすくなります。
ただし、テスト回路で良い結果が出ても、そのまま製品の性能向上に直結するとは限りません。製品では配線階層が増え、熱や電源ノイズ、ばらつきの影響が強くなります。CFETは、デバイス単体の性能向上よりも、チップ全体での配線支配を弱めることに価値があるため、回路・レイアウト・電源設計と一体で評価されるべき技術です。
TSMCとimecの0.7ナノに向けた成果
近年の国際会議では、CFETが“概念”から“動作実証”へ進んでいることを示す報告が相次ぎ、0.7ナノ世代に向けた現実味が増しています。
0.7ナノ半導体の議論が現実味を帯びてきた背景には、TSMCやimecなどがCFETの実デバイスでの動作を示し始めたことがあります。特に、将来世代の条件に近いピッチで回路動作を確認したという報告は、単なるシミュレーションではなく、製造プロセスの積み上げが進んでいることを意味します。
注目されるのは、CFETでリングオシレーターの動作やSRAMビットセルの機能が示されている点です。ロジックは演算、SRAMはメモリとしてチップの大部分を占めることが多く、この2つで成立性の兆しが見えると、設計資産の移行や量産検討の優先度が上がります。
一方で、これらの成果は「次世代が確定した」という宣言ではなく、「量産に必要な要素技術が揃い始めた」という段階のシグナルです。0.7ナノ世代で勝敗を分けるのは、単発のデモだけでなく、ばらつき、信頼性、コストを含めた総合力であり、研究成果の解釈には冷静さも必要です。
研究段階と量産の違い
研究段階のデバイスは、まず動くことを優先し、テスト構造や限定的な回路で性能指標を示します。ここでは新構造の成立性や、どの要素が効くかを明確にするのが目的で、プロセス条件も最適化より探索寄りになります。
量産は別の競技です。大量生産では、ウエハ全面での均一性、長期信頼性、温度や電圧のばらつき耐性、そして欠陥に対する歩留まりが必須条件になります。さらに、設計キットや検証ルールが整い、設計者が再現性ある形で回路を作れることも求められます。
たとえばリングオシレーターやSRAMビットセルの動作確認は大きな到達点ですが、それは量産条件を満たしたことの証明ではなく、設計上重要なブロックが新構造でも成立し得るという証拠です。ここから先は、製造ばらつきで性能が崩れないか、欠陥が許容範囲か、コストに見合うスループットが出るかといった量産要件に向けた詰めが中心になります。
2030年代のCFET量産ロードマップ
IRDSなどの見立てでは、2030年代前半〜中盤にかけてA7（0.7nm相当）世代でCFETが導入されるシナリオが議論されています。
ロードマップが示唆するのは、0.7ナノ半導体が遠い未来の空想ではなく、次の十年の現実的な研究開発テーマだということです。特にA7相当でCFET導入が語られるのは、横方向の微細化だけでは密度とPPAの伸びが不足し、構造の飛躍が必要になるという業界共通の問題意識を反映しています。
ただし、ロードマップは予定表ではなく、条件付きのシナリオです。High-NA EUVの立ち上がり、材料と配線の改善、設計手法の更新が揃って初めて、CFETのメリットが製品性能として回収できます。どれか一つが遅れると、導入は後ろ倒しになるか、限定用途からの段階導入になる可能性があります。
現実的には、まずは研究成果を基にした設計実証、次に歩留まり改善と信頼性確立、その後にコスト最適化という順で壁を越えていきます。2030年代の量産議論を読むときは、「いつ始まるか」だけでなく、「どの要件が満たされたときに始まるか」をセットで捉えることが重要です。
0.7ナノ実現の課題
0.7ナノ世代は、トランジスタ構造だけでなく、露光、配線、熱、信頼性まで含めた“総力戦”になり、複数のボトルネックが同時に顕在化します。
0.7ナノ半導体の難しさは、どれか一つの技術を改善しても全体の性能が伸びないことです。トランジスタを良くしても配線抵抗が支配すると遅くなり、密度を上げても熱が逃げなければ性能を維持できません。最先端ノードほど、ボトルネックが直列につながるため、総合最適の難易度が上がります。
また、寸法が小さくなるほど、ばらつきが相対的に大きな問題になります。原子レベルの粗さや材料の不均一が、電気特性のバラつきに直結し、設計マージンを増やしてしまいます。結果として、名目上の微細化ほど実効密度が伸びないという現象が起きやすくなります。
以下の課題は、0.7ナノ世代の成否を左右しやすい代表例です。露光の解像と生産性、配線とコンタクトの抵抗、そして熱と信頼性を同時に成立させる必要があります。
リソグラフィ：High-NA EUVの役割
High-NA EUVは、より細かなパターンを少ない工程で形成し、微細化のコストとばらつきを抑える切り札として位置付けられます。解像度を上げられる一方で、焦点深度の扱いが難しくなり、プロセスウィンドウの確保が課題になります。
また、マスクの立体効果が無視できなくなり、意図した形をウエハ上に転写する補正がより複雑になります。設計と露光条件が相互に影響するため、単に装置を導入するだけでは性能が出ず、前後工程も含めた作り込みが必要です。
さらに現実的な制約が装置コストとスループットです。微細化は工程数を増やすと急激に高コスト化するため、High-NA EUVでマルチパターニングをどれだけ減らせるかが重要になります。技術的に描けることと、量産で採算が合うことの間を埋めるのが、この領域の核心です。
配線・抵抗・コンタクトのボトルネック
微細化が進むと、配線の断面積が小さくなり、抵抗が増えて信号遅延と消費電力が悪化しやすくなります。トランジスタのスイッチが速くても、配線で時間を失えばシステム全体の性能は伸びません。これが先端ノードで配線が支配的と言われる理由です。
さらに厳しいのがコンタクト抵抗です。トランジスタと配線をつなぐ部分の抵抗が支配的になると、デバイス構造の改善で得た利得がそこで消えます。CFETのように上下を積層する構造では、接続点が増えたり経路が複雑になったりするため、コンタクトと局所配線の設計が性能の要になります。
対策としては、バリア/ライナーの最適化、より低抵抗な材料の探索、埋め込み方式や構造の工夫などが検討されます。ただし材料を変えると信頼性や加工性が変わり、工程が増えればコストも上がります。0.7ナノ世代では、電気的に理想な選択と、製造として成立する選択の折り合いが最重要論点になります。
熱・電力密度と信頼性
高集積化は電力密度を上げ、自己発熱を深刻化させます。温度が上がるとキャリア移動度が下がりやすく、同じ電圧でも速度が出にくくなります。さらに長期的には、素子の劣化が早まり、製品寿命や動作マージンに影響します。
信頼性の観点では、配線のエレクトロマイグレーションや、トランジスタのBTIなど、電界と温度に依存する劣化が問題になります。特に先端世代では、わずかな温度上昇が寿命を大きく縮めることがあるため、性能だけ見て設計すると後で破綻します。
CFETのような積層構造では、熱の逃げ道が増えるとは限りません。むしろ熱源が立体的に重なることで局所的な温度上昇が起きる可能性があります。材料の熱伝導、熱拡散経路、電源供給の設計まで含めて、熱を前提にしたアーキテクチャに作り替えることが重要になります。
設計と製造の協調最適化（DTCO/STCO）
0.7ナノ世代では、デバイス単体の改良だけでなく、設計（DTCO）とプロセス/システム（STCO）を同時に最適化しないと、面積・性能・電力の目標を達成しにくくなります。
DTCOは、標準セルやSRAM、配線ルールを含む設計側の最適化を、プロセスの制約とセットで詰める考え方です。0.7ナノ半導体では、製造ばらつきや露光の制約が強くなるため、従来の設計手法をそのまま縮小すると成立しにくく、早い段階から設計とプロセスをすり合わせる必要があります。
STCOは、チップ単体ではなく、パッケージやシステムまで含めて性能と電力を最適化する発想です。たとえば、配線遅延が支配的なら、チップレット化や3D実装で距離を縮める方が効果的な場合があります。0.7ナノの価値は、最先端ノードを使うこと自体ではなく、システムとしての性能を最大化できる配置に落とし込めるかで決まります。
重要なのは、0.7ナノ世代では「作れる形」がそのまま「速い形」ではなくなりやすい点です。製造に優しい形、ばらつきに強い形、熱的に安全な形を選ぶことで、結果的に製品として高い性能を安定して出せます。DTCO/STCOは遠回りに見えて、実は最短距離の開発手法になります。
まとめ：0.7ナノ半導体の現状と今後の見通し
0.7ナノ世代は“単なる微細化”ではなく、CFETを軸にした3次元化と周辺技術の総合進化で成立する見通しであり、研究成果は量産化に向けて着実に積み上がっています。
0.7ナノ半導体は、0.7nmという単一寸法の実現競争ではなく、次の世代としての性能・電力・面積をどう成立させるかという総合技術のテーマです。その中心にあるのが、nFETとpFETを縦に積むCFETで、横方向スケーリングの限界を3次元化で補う発想が核になります。
TSMCやimecの報告は、CFETが机上の概念から、回路動作を伴う実証へ進んでいることを示しています。一方で研究段階と量産の間には、歩留まり、信頼性、コスト、設計基盤という大きな壁があり、成果の意味を切り分けて理解することが重要です。
2030年代の導入が議論される中で、勝負所は露光（High-NA EUV）、配線とコンタクト抵抗、熱と信頼性、そしてDTCO/STCOによる全体最適です。0.7ナノ世代は、トランジスタだけを見ていても全体像が掴めないため、デバイスと周辺技術を同じ重さで見る視点が、情報を正しく読み解く鍵になります。